RDMA RoCE v2 - IP программный блок для потоковой передачи данных
Реализация RDMA по протоколу Converged Ethernet v2 с помощью программного блока
Рост популярности кластерных систем выводит на первый план задачу обеспечения эффективного взаимодействия платформ, образующих кластер.
Ведущее место здесь занимает технология RDMA (Remote Direct Memory Access), обобщающая понятие прямого доступа к памяти от передачи данных в пределах локальной платформы до взаимодействия нескольких систем в пределах кластера.
Представляем программный блок, реализующий RDMA по протоколу Converged Ethernet v2. Он состоит из FPGA IP, интегрированного с MAC. IP обеспечивает интерфейс AXIS для пользовательской логики FPGA для инициирования транзакций RDMA. Плоскость данных и надежная связь аппаратно разгружаются, а реализация не требует ядер ЦП в ПЛИС.
Ведущее место здесь занимает технология RDMA (Remote Direct Memory Access), обобщающая понятие прямого доступа к памяти от передачи данных в пределах локальной платформы до взаимодействия нескольких систем в пределах кластера.
Представляем программный блок, реализующий RDMA по протоколу Converged Ethernet v2. Он состоит из FPGA IP, интегрированного с MAC. IP обеспечивает интерфейс AXIS для пользовательской логики FPGA для инициирования транзакций RDMA. Плоскость данных и надежная связь аппаратно разгружаются, а реализация не требует ядер ЦП в ПЛИС.
IP RDMA: особенности
- Легко интегрируется в программно-определяемые радиосистемы USRP
- Полностью совместим с известными продуктами RNIC и программными реализациями RoCE (RoCE v2)
- Программная задержка на отправку транзакции «туда-обратно» - 2.7 мкС, аппаратная задержка – 900 нс
- Пропускная способность 100 Гбит/с. Настраиваемые пары очереди RDMA
- Аппаратные ретрансляции
- Домены защиты памяти реализованы аппаратно
- ECN,PFC, Пользовательские алгоритмы перегрузки, добавленные по запросу клиента
RDMA Lite: IP-архитектура
Этот IP программный блок реализует RDMA по протоколу Converged Ethernet v2. Он состоит из FPGA IP, интегрированного с MAC. IP обеспечивает интерфейс AXIS для пользовательской логики FPGA для инициирования транзакций RDMA. Плоскость данных и надежная связь аппаратно разгружаются, а реализация не требует ядер ЦП в ПЛИС.
Данное решение дает существенные преимущества в сравнении с используемой в настоящее время архитектурой TCP
- Передача данных непосредственно в память графического процессора (совычислителя) без использования центрального процессора
- Уменьшение задержки до 100 раз
- Повышение пропускной способности до 2 раз
- Экономия денег на процессоре и сетевой карте 100G (~ 4000 $)
- Упрощение сложности системы с одновременным увеличением надежности
